Beschreibung des Systemprogramms für Speicherchip-Testgeräte

Mit der rasanten Entwicklung der Komponentenindustrie haben auch die Testgeräte für Speicherchips große Fortschritte gemacht. Wie viel wissen Benutzer über Speicherchip-Testgeräte?

Um die Testschritte zu vereinfachen, die Komplexität des Tests zu verringern, die Testeffizienz zu verbessern und die Testkosten zu senken, realisiert das Speicherchip-Testgerät den bequemen und schnellen Test aller oben genannten Speicherchips auf derselben Plattform. Das Speicherchip-Testgerät realisiert den genauen Zugriff auf verschiedene Speicher-Lese-/Schreib-Timings auf der Grundlage des externen Busses, indem es das externe Bus-Timing entsprechend den einzigartigen Lese-/Schreib-Timing-Zugriffseigenschaften der oben genannten verschiedenen Speicher entsprechend anpasst.

Die Speicherchip-Testgeräte 40-Bit NAND FLASH und NIOSII werden durch ABUS (FPGA) überbrückt, um das Timing des externen Busses vollständig in das Betriebstiming von NAND FLASH umzuwandeln. Der 40-Bit-NAND-FLASH-Chip besteht aus fünf unabhängigen 8-Bit-NAND-FLASH-Chips. Die externen E/A-Ports der fünf 8-Bit-Geräte werden in externe 40-Bit-E/A-Ports gespleißt, und die jeweiligen Steuerleitungen (NCLE, NALE, NRE, NWE) werden miteinander verbunden, um einen Satz Steuerleitungen (NCLE, NALE, NRE, NWE). Die Chipauswahlen werden unabhängig voneinander in NCS0–NCS9 abgeleitet, und die Besetztsignale werden unabhängig voneinander als R/B0–R/B9 abgeleitet. Das Speicherchip-Testgerät SRM-Modul und NIOSII sind über ABUS verbunden, um Lese- und Schreibvorgänge zeitlich korrekt durchzuführen. Während des Tests wurden jeweils nur 8 Bits getestet und alle Weltraumtests wurden in 5 Malen abgeschlossen.

Die Speicherchip-Testausrüstung wurde unter Nutzung der Vorteile der LNEYA-Kühl-Heiz-Temperaturregelung entwickelt. Die hohen Konfigurationsparameter in Bezug auf die Leistung begünstigen den Betrieb des Speicherchip-Testgeräts.

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